SSDの中の記憶素子にはデジタル（０か１）だけかと云えばそうでもない。
記憶素子に記録できる情報の数によりSLC（１ビット）,MLC（２ビット）,TLC（３ビット）と分けられる。
１素子に記憶できる情報量は当然１ビット，２ビット，３ビットとビット数のまんまで、情報量はビット数に比例する。
しかし、表現できる値は、２通り，４通り，８通りと倍々ゲームになるので、１ビット増すと表現可能な値の範囲が2倍に増えるのでデジタル化って美味しく感じられる。
ところが、１素子で表現できる値の数が多いほど読み書きする処理の精度はビット数の2乗に比例し倍々ゲームになるのに、１素子に保持できる情報量は等倍にしかならないので、１素子あたりのビット数を増やしてもあまり美味しい話にはならない。
仮に１素子に４ビットの情報を記憶させようとすると、１６通りの記憶素子の情報をデジタル化する回路の難易度がTLCの倍なのに、素子の情報量はTLCの１．３３倍にしかならず、苦労するだけな感じがする。
もっと進んで、１素子に８ビットの情報を記憶させようとすると、２５６通りの記憶素子の情報をデジタル化する回路の難易度がかなり高そうだが、記憶できる情報量はSLCの８倍にしかならないものの、チップ全体での記憶素子の情報を読み書きする回路の比率が十分小さいなら、チップサイズが８分の１になるのだから、コストパフォーマンスが上がる可能性はある。
別な方法としては時間軸すなわち情報の伝達遅延を利用し、１素子から順に複数の情報を引き出すこともできないことはないだろう。情報を書き込む際に素子上での情報を記憶する位置と書き込み電圧に相関関係があればできなくはなさそう。単純なFET遅延回路を縦に積み上げる構造でもいいし、多数のエミッタを持たせられれば、ビットごとにデータ線を引く必要もない。４ビットや８ビットぐらいでは新機構を考えるだけメンドクサく、シリアル出力だからビット数が多くなると転送時間もかかるのだが、４～１６ビットぐらいならDDRのバーストモードでそのまんま出力できるところが美味しい。もしSSDなら５１２バイト分＝３２,７６８ビットのシリアル転送でも構わないだろう。ま、そこまで行くと縦に積層していくのが大変だが、レーザーを基盤に浸透させ光共鳴状態で不純物を一定間隔で濃淡を作り出せば、極薄いPN結合素子の積層構造が作れるかも。光干渉形成積層遅延素子(Light-interference-forming Laminated-delay-element’s-Array：Lif-LdeA）とでもいうものが・・・
そんな妄想がそう遠くない様な気がしている。